出現的系統級接口器件,為設計人員把用于制造測試的邊界掃描測試從板級擴展到系統級提供了靈活條件。
擴展到系統級的基礎結構是提供單點接入到多掃描鏈,以支持隔離的診斷能力。這可以用于CPLD和FPGA系統內配置的佳化,以及編程閃存時,存儲器讀/寫周期的佳化。
它也支持板到板內連測試（用于背投內連失效診斷）到端口連接器引腳級。另一個優點是在產品裝運前提供系統測試,這包括固件檢驗和簡化固件更新。
擴展邊界掃描到系統級提供執行嵌入式測試結構（即器件級BIST）的基礎結構,這可在EPGA、ASIC和SoC中實現。
另外,它提供單點接入能力來支持環境重點測試和精確的引腳級診斷。
拓撲結構
選擇邊界掃描系統結構對于路由TAP測試接入端口,是重要的,并將確定選擇哪些系統級器件。有三種訂的TAP路由方式：ring（環狀）star（星狀）multi-drop（多分接）
當然,多分接方式是廣泛用于可靠系統控制的。在這種方式中,5個主要的IEEE1149.1測試接入信號（TCK,TMS,TDI,TDD,TEST）并聯連接到系統配置的所有背投槽中。
多分接配置中的每個槽都有一個專門的地址,槽地址多達64/128個專門地址,通常,這些地址在背投中用硬線連接（見圖1）
通過部體掃描鏈的TDI信號線,廣播每個板的專門背投地址來接入系統中的每塊板。對應于廣播地址的置于槽中的板,將喚醒并允許接入到本地掃描鏈,這如同用系統器件接入協議進行選擇哪樣。
支持器件
對邊界掃描系統級測試能力的需求增加,促進開發各種支持器件,如3和4端口網關,掃描通路線路和多掃描端口。
根據設計結構要求,可得到封裝類型、大小和工作電壓不同的器件。一些供應商也提供象IP那樣的器件功能,可用CPLD、FPGA或ASIC器件嵌入IP。
這些器件的重要功能是提供從主邊界掃描總線到特定本地掃描鏈（LSL）的接入,這如同系統級器件協議選擇那樣。掃描鏈中是單獨選擇就是任意組合中的菊花鏈,這為測試分配提供了靈活性（見圖2）。
這對于支持閃存器件系統內編程而分配板設計是有用的。在這些環境下,在板上圍繞邊界掃描移位的向量數應該保持絕對,以使閃存編程周期時間。
閃存編程
理想情況,對于閃存而言,具有對閃存地址、數據和控制信號網直接接入的邊界掃描器件可放置在單個LSC上。此LSC只在閃存編程相被選擇。換句話說,為執行板級內連測試選擇所有LXD或為執行功能邏輯組測試,可選擇專門的LSC。在此,假設用外部邊界掃描控制器驅動測試圖形或向量,通過總體掃描鏈基礎結構到各個板。
一些嵌入式控制結構通常在IEE1149.1系統測試配置中實現,在嵌入式邊界掃描控制器件的控制下,這種結構將允許測試向量的時序,測試向量一般存儲在閃存中。
嵌入式控制器可按排在單系統主機板上或安排在系統環境中的多板上,它支持嵌入向量輸送方法。這普通的是系統總線主機結構。
系統測試總線主機
在此,背投中的一個模件是系統主機,而其他模件變成從機（見圖3）。用于測試從模件或多板中執行測試的邊界掃描向量安排在系統主機板上的閃存中。
在位于系統主機板上的嵌入式掃描控制器件的控制下,這些向量通過總體掃描鏈發送。這種系統級基礎結構可用于執行從靜態結構測試到嵌入式以BIST速度的測試。這也可以在現場更新可編程邏輯器件中的系統操作固件和配置碼的修改版本。
用商用軟件工具,在實踐中實現所設計的理論性測試方法是可能的。這要考慮不同系統級結構的支持以及系統接口器件和測試配置的各種組合。
外部控制。
圖4給出在采用外部控制器時測試向量開發的數據流程,外部控制器包括配備PCI邊界掃描控制卡的PC。一旦進行測試的檢驗,同樣的測試向量格式存儲在閃存中,在掃描主機的控制下廣播到系統的從機板/模件。
圖4示出在嵌入式系統主機測試處理器的控制下NS公司的Scanease軟件驅動器如何用于控制向量傳遞。嵌入式向量來自同一ATPG（自動測試程序產生器）輸出,這原來是為外部邊界掃描測試開發的。其他測試總線控制器廠家（如Firecron公司）也提供類似的驅動器。
這種系統級嵌入式IEEE1149.1測試方法可提供全面的系統自測試。它為所有測試時序提供合格/失效狀態。然而,所面對的是診斷出有故障的線路可替代單元,將返回到中心維修實驗室進行引腳級診斷,采用的是邊界掃描工具廠家的診斷軟件。
用戶的要求驅動IEEE1149.1邊界掃描迅速開發成系統級測試和可編程器件現場重新配置的事實上的標準。此標準應用已替代專用IEEE1149.1維護和測試管理總線的需求。
嵌入測試總線控制器的開發,進一步增強采用邊界掃描做為大規模系統的有效BIST方法,而實際上是用在象3G蜂窩基礎結構狀置的應用中。